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  1. Mealy_TrafficLight

    0下载：
  2. 基于FPGA交通控制器的Mealy状态机实现(Mealy state machine controller based on FPGA traffic)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：259kb
    • 提供者：9901tzh

  1. pseudo_random

    1下载：
  2. 基于vivado Verilog的伪随机数发生器，采用LFSR算法，并对其进行了升级，使用反馈级联的思想，从最大周期为2^n提升为原来的3-5倍(Based on vivado Verilog pseudo random number generator, using LFSR algorithm, and upgrade it, using the idea of feedback cascade, from the maximum cycle of 2^n to 3-5 times the

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：1.8mb
    • 提供者：9901tzh

  1. systemc-2.2.0

    0下载：
  2. System C 2.2.0 developers file

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：11.57mb
    • 提供者：alexandr210186

  1. 新建 WinRAR ZIP 压缩文件

    0下载：
  2. 实现跨时钟域数据传输的异步fifo，和i2c总线控制器。(Asynchronous FIFO and I2C bus controller for cross clock domain data transmission.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. 5.c

    0下载：
  2. ; for 16-bit app support [386Enh] woafont=dosapp.fon EGA80WOA.FON=EGA80WOA.FON EGA40WOA.FON=EGA40WOA.FON CGA80WOA.FON=CGA80WOA.FON CGA40WOA.FON=CGA40WOA.FON

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：2kb
    • 提供者：fov120

  1. uart

    0下载：
  2. 用Verilog实现FPGA的uart的串行通信功能，并附有testbench(The serial communication function of FPGA of UART is realized with Verilog, and Testbench is attached)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：301kb
    • 提供者：怪了个乖

  1. CPU_16bit

    0下载：
  2. 一个五段流水的16位cpu vhdl源码，可综合也可仿真(A five section of the 16 bit CPU VHDL source code, can be integrated can also be simulated)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：3.25mb
    • 提供者：sunrihui

  1. lattice_usb_ft2232_cable_sch

    1下载：
  2. Lattice USB FT2232 JTAG Programming Cable Schematic

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：237kb
    • 提供者：kaos_engr

  1. Double_Pulse_Test

    1下载：
  2. 利用VHDL语言描述出一个双脉冲，可任意设置两脉冲长和中间时间间隔。(A double pulse is described in VHDL language, and the two pulse length and the intermediate time interval can be arbitrarily set.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：7.93mb
    • 提供者：张子铭

  1. lcd

    0下载：
  2. copy of hello word on FPGA

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：186kb
    • 提供者：kentucky

  1. cic3s32

    0下载：
  2. 3阶cic滤波器，16位输出，32倍降采样处理(The 3 order CIC filter, 16 bit output, 32 fold down sampling processing)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-03
    • 文件大小：1kb
    • 提供者：today_ztt

  1. sincos

    0下载：
  2. 实现正余弦函数Verilog语言的生成...............(sine wave generator by using verilog)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-03
    • 文件大小：756kb
    • 提供者：zhangchaoruo
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