CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

按时间 按下载 按文件大小

排序选择：

« 1 2 ... .65 .66 .67 .68 .69 4170.71 .72 .73 .74 .75 ... 4322 »

  1. digital_lock_vga_display

    0下载：
  2. Altera DE1平台的数字密码锁设计，可以驱动VGA显示(Altera DE1 platform digital password lock design, can drive VGA display)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：17898496
    • 提供者：SDUGNN

  1. jingxiang_beipin

    0下载：
  2. 实现编码器鉴向和4倍频，可用于电机测速等。(To achieve encoder and 4 times the frequency, can be used for motor speed and so on.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. keypad

    0下载：
  2. 4*4的薄膜按键，采用状态机实现译码功能和按键消抖功能(4 * 4 of the film button, using the state machine to achieve decoding and key function)

  3. 所属分类：VHDL/FPGA/Verilog

  1. uart_ip

    0下载：
  2. 实现串口通信模块设置，包括频率分频、波特率产生、接口时序要求(Implementation of serial communication module settings, including frequency division, baud rate generation, interface timing requirements)

  3. 所属分类：VHDL/FPGA/Verilog

  1. cmos_i2c_ov7670

    1下载：
  2. 完成OV7670摄像头的一个I2C协议配置，从机主机的时序读取编写功能(Complete the OV7670 camera an I2C protocol configuration, slave host timing read write function)

  3. 所属分类：VHDL/FPGA/Verilog

  1. sdram_ip

    0下载：
  2. 完成SDRAM的上电配置，状态机编写其读写模块，存储模块，并通过两个异步作为存储和读取的通道(Complete the SDRAM power-on configuration, the state machine to write its read-write module, memory module, and through two asynchronous as a storage and read the channel)

  3. 所属分类：VHDL/FPGA/Verilog

  1. fen

    0下载：
  2. 分频器,可以实现时钟分频，频率变小则周期变长(Frequency divider, can realize clock frequency division, frequency becomes smaller, then the cycle becomes longer)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：140288
    • 提供者：佳12345

  1. AD9832

    0下载：
  2. AD9832频率计的VHDL驱动，可以调整频率及相位(VHDL driver for AD9832 frequency meter)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：1627136
    • 提供者：高少波

  1. IIR滤波器的FPGA设计

    0下载：
  2. 基于verilog hdl语言对IIR滤波器设计(Design of IIR filter based on Verilog HDL language)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：1688576
    • 提供者：jmcjgp

  1. pwm with tb final

    0下载：
  2. pwm with testbench in verilog ,synthesizable

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：189440
    • 提供者：addy007

  1. LMS

    0下载：
  2. least mean square algo implemented on verilog

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：189440
    • 提供者：addy007

  1. sequence detector

    0下载：
  2. sequence detector in verilog for xilinx

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：189440
    • 提供者：addy007
« 1 2 ... .65 .66 .67 .68 .69 4170.71 .72 .73 .74 .75 ... 4322 »
搜珍网 www.dssz.com