资源列表
csa2
- carry save adder block2
uplodthis
- this is a multiplier
MUX4x1
- Mux4x1 Verilog code for Xilinx Spartan 3E board
yima416
- 显示译码器 将4位二进制转换成7段数码管显示-Display decoder
capature_key
- 实现检测按键与控制LED进行显示，利用ISE10.1版本，及ALMIGHTY开发板实现按键驱动LED的实验-Detection key and control LED to display
fp_forFPGA
- 用于FPGA的Ｎ＋０.５分频代码，可以用来进行非整数分频！-N+0.5 for FPGA-frequency code, can be used for non-integer frequency!
FA_32
- Full adder 32 vhdl code
adc5510
- 使用VHDL语言编写的A/D转换程序，可在FPGA平台使用-Using the VHDL language in the A/D conversion process can be used in the FPGA platform
4_12_SISO
- data path is serial input and data serial output for verilog code
UART
- UART transmitter and Receiver
fsk_tz
- vhdl实现FSK调制，本次毕业设计的数据速率 1.2kb/s，要求产生一个1.2kHz的正弦信号，对正弦信号每周期取100个采样点，因此要求产生3个时钟信号：1.2kHz（数据速率）、120kHz（产生1.2kHz正弦信号的输入时钟）、240kHz（产生2.4kHz正弦信号的输入时钟）。基准时钟已由一个外部时钟120MHz提供，要得到前面三种时钟，就需要首先设计一个模50的分频器产生240kHz信号，再设计一个二分频器，生产一个120kHz的信号，然后再前面的基础上再设计一个模100的分频器，
FPGA_CIC
- 用Count计数法实现5级CIC滤波器，能够提前或者延迟一个周期采样。能综合-Implementation level 5 CIC filter with Count counting method, one can advance or delay the sampling period.