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  1. TFT.rar

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  2. 基于FPGA的实验。使用FPGA直接控制TFT彩屏,达到显示彩条的效果。使用FPGA连接TFT控制器,使显示一组汉字或一幅图像。 ,FPGA-based experiment. FPGA to directly control the use of TFT color display to show the effect of color. TFT controller using FPGA connected to a group of Chinese characters displaye
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-07
    • 文件大小:750byte
    • 提供者:贺欧
  1. parrel_to_serial

    0下载:
  2. S2p源可以用于实现相关的数据,但不能达到草湖北县外操作-S2p source can be used to implement the relevant data, but cannot achieve grass hubei outside the county operation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:750byte
    • 提供者:侯照临
  1. FIR_LP

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  2. 简单FIR低通滤波器 , 阶数6阶,采样频率100KHZ , 载频10KHz-FIR Filter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:750byte
    • 提供者:Filter
  1. 1

    0下载:
  2. preproc code in vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:750byte
    • 提供者:prashant ingale
  1. gray

    0下载:
  2. verilog语言编写的十分频器源码和测试文件-a program of ten divider,with a source and test file,using the verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:750byte
    • 提供者:Princess
  1. pinlvji

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  2. 频率计,51单片机用计数器做的,可以用来测频率。一般的课程设计可能会有用。-Frequency counter, the counter to do with the microcontroller 51 can be used to measure the frequency. The general curriculum design may be useful.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:749byte
    • 提供者:吴程序
  1. BRAT

    0下载:
  2. early branch rename table-store rename table once the branch instruction comes in. Used in out of order pipeline processor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:749byte
    • 提供者:Isabella Ni
  1. dianziqin-music-bofangEDA

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  2. EDA编程 电子琴乐曲播放 EDA程序VHDL语言-Keyboard music playing eda program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:749byte
    • 提供者:liang
  1. 2

    0下载:
  2. Veriilog小程序,能实现特定功能。-Veriilog procedures to achieve specific functions.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:749byte
    • 提供者:于飞
  1. add

    0下载:
  2. 用verilog实现的可综合的16位和32位加法器,经过验证了。-Implementation addition with verilog.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:749byte
    • 提供者:yangyang
  1. 1.3V-default

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  2. 這是一個適用於1.8V轉1.3V必迴路 在1Mhz頻率下 RLC各為 25m 4.7u 10u 給有需要的同學作為參考-This is one for 1.8V 1.3V will turn 1Mhz frequency RLC circuit at each 25m 4.7u 10u to needy students as a reference
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:749byte
    • 提供者:王宇揚
  1. m

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  2. 这是vhdl编写的产生7位m序列的程序,类比可以产生更多为的。而m序列即可作为输入测试信号,也可以模拟噪声。-It is written vhdl 7 m sequence generation process, can produce more for the analogy. The m-sequence can be used as an input test signal, it can simulate noise.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:749byte
    • 提供者:殷超
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