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  1. vending_machine

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  2. VHDL code for vending machine
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:757byte
    • 提供者:muataz
  1. shift_reg_ps

    0下载:
  2. parallel to serial shift register
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:757byte
    • 提供者:meysam
  1. shift_reg_ps

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  2. this VHDL program can get a 64bit paralel data and make a serial data with SCLK and WCLK.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:757byte
    • 提供者:Taher Aghazadeh
  1. Ramzor_4

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  2. example of 4 flashlight benches that i did in my VHDL course. enjoy
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:757byte
    • 提供者:shlomi
  1. GenIO

    0下载:
  2. ucf genio should be helpfull for beginers
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:757byte
    • 提供者:Slawek
  1. HEX2BCD

    0下载:
  2. 基于fpga的二进制和BCD骂转换模块vhdl描述,只需修改相关参数即可使用-Fpga-based binary and BCD conversion module called vhdl descr iption, simply modify the relevant parameters to use
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:756byte
    • 提供者:郭帅
  1. VHDLfangbo

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  2. 通过VHDL语言实现一个方波,代码里含有两个进程,一个分频一个输出方波。里面含有两个代码,可以根据需要参考-VHDL language through a square wave, the code will contain two processes, a frequency of a square wave output. Which contains two code, you can reference as needed
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:756byte
    • 提供者:常云飞
  1. key9

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  2. 用FPGA实现的按键程序,9个按键显示数字0~8,已在quartus里面成功编译并用FPGA板验证过-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-07
    • 文件大小:756byte
    • 提供者:vera
  1. Verilog-Code-Transmitter

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  2. Verilog Code for Transmitter USART
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:756byte
    • 提供者:Tushar
  1. RGB2YUV

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  2. 用verilog语言将RGB颜色空间转换为YUV颜色空间,可以使用的,大家可以试试,初学者可以帮助理解-Convert RGB to YUV with verilog language, can use, you can have a try, can help beginners to understand
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:756byte
    • 提供者:余康为
  1. send

    0下载:
  2. 通过先对异步串口发送模块的编写对其验证,再联合接收模块实现串口的收发-At frist,checking the module of UART s sending function,then link the recive module to realize reading and writing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:755byte
    • 提供者:pujinsheng
  1. carry_skip_adder_verilog

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  2. 行波加法器能对两个n位数的各位同时进行加法运算的装置,可由n个一位加法器(全加器)并联而。本程序是它的verilog实现-Line wave and instruments capable of two n-digit device you carry adder, while the n by an adder (full adder) in parallel while. This program is to achieve its verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:755byte
    • 提供者:杜洵
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