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  1. max197

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  2. verilog编写的状态机控制A/D芯片MAX197正常工作-use verilog write the state machine which is used to meke the A/D chip working!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:714byte
    • 提供者:zhang
  1. POC

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  2. 东南大学学生数字系统设计实验:用VHDL语言编写Printer与CPU互连的接口程序-Southeast University students in the experimental digital system design: VHDL language with Printer and CPU interface interconnection procedures
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:714byte
    • 提供者:田华梅
  1. 60code

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  2. 本源代码基于VHDL语言,实现了模60的异步复位同步计数功能。-VHDL source code is based on the language, to achieve the synchronization module 60 of the asynchronous reset counter function.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:713byte
    • 提供者:李丽
  1. VHDL_counter_source_code

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  2. VHDL Counter Source Code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:713byte
    • 提供者:Acount
  1. aa

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  2. 这个程序就是序列检测器的vhdl实现,真麻烦啊-This program is the sequence detector vhdl achieve real trouble
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:713byte
    • 提供者:zhangzhen
  1. key_piano

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  2. 基于FPGA的Verilog语言开发的电子琴测试程序,很好哦-Verilog FPGA-based language developed organ testing procedures, very well
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:713byte
    • 提供者:华南
  1. CLOCK

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  2. 有關時鐘的兩個程式,一個是好改的時鐘,一個是可重新計時的Counter-frequency eliminator and counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:713byte
    • 提供者:changxing
  1. edge_detector_logic

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  2. verilog code for edge detection logic
  3. 所属分类:VHDL-FPGA-Verilog

  1. fir_srg

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  2. FIR algorithm VHDL FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:712byte
    • 提供者:任静
  1. Ram-block-code

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  2. It is a VHDL code for Block RAM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:712byte
    • 提供者:Umair
  1. fenlu

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  2. 适合在光纤中传输,对数字信号进行解复用,具体是2:8分路器-Suitable for optical fiber transmission of digital signal solution reuse, and the concrete is 2:8 optical device
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:712byte
    • 提供者:王小小
  1. uart_rx

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  2. receiver module of uart protocol in verilog hdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:712byte
    • 提供者:Srikanth
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