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  1. BUFG_CLK0_SUBM

    0下载:
  2. xilinx DCM 应用程序,完全可用-xilinx DCM applications, fully available
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:719byte
    • 提供者:娃娃
  1. cnt_up_down

    0下载:
  2. It s a counter which count to up, when on the all positions are "1", it count to down
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:719byte
    • 提供者:gegry
  1. hdb3

    1下载:
  2. 这是一个很全的HDB3译码的verilog程序,用于FPGA入门所用,verilog的入门很好的程序-This is a very wide of the HDB3 decoding verilog program for entry-FPGA used, verilog entry procedures for good
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:719byte
    • 提供者:xxx
  1. RW_flash_con

    0下载:
  2. FLASH-RW,完成FLASH的读写操作 FLASH-RW,完成FLASH的读写操作-FLASH-RW,完成FLASH的读写操作
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-21
    • 文件大小:719byte
    • 提供者:张东良
  1. no1_arrengment_if

    0下载:
  2. no1_arrengment_if by vhdl using xlinx
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:719byte
    • 提供者:usef
  1. clock

    0下载:
  2. 时钟发生器,利用系统时钟获得需要的时钟信号-Clock generator, using the system clock to obtain the required clock signals
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:719byte
    • 提供者:清华
  1. csa1

    0下载:
  2. carry save adder block1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:719byte
    • 提供者:siva
  1. VEND

    0下载:
  2. 此为第14.7.8章的门级描述代码 实现的的自动售报机 文件名为vend.gv,注意与vend.v区分-gate level descr iption Section 14.7.8 of a FSM for a newspaper vending machine
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:719byte
    • 提供者:
  1. 123

    0下载:
  2. 基于AT89C51的单片机频率计六位显示程序-Single-chip frequency counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:719byte
    • 提供者:姜宇凡
  1. ADC

    0下载:
  2. CPLD ADC采集控制源码CPLD ADC采集控制源码-CPLD ADC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:718byte
    • 提供者:
  1. m_xulie

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  2. 在quaritusII的开发环境下,verilog语言编写的m序列发生器代码,这种算法简短而有效,非常实用。-In quaritusII development environment, verilog language of m sequence generator code, this algorithm brief but effective, very practical.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:718byte
    • 提供者:王子
  1. serial_to_para

    0下载:
  2. verilog状态机实现并串转换serial_to_para,本人已调试并仿真成功,绝对可用-verilog state machine and string conversion,i think it is very important to someone who is ready to learn verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:718byte
    • 提供者:范志荣
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