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  1. bcd_to_dec

    0下载:
  2. VHDL code for converting BCD to Decimal
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:160768
    • 提供者:spiegel
  1. disp1

    0下载:
  2. VHDL code for 7 segment display nexys 3
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:340992
    • 提供者:spiegel
  1. uart_receiver

    0下载:
  2. Uart receiver VHDL code
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:296960
    • 提供者:spiegel
  1. uart_working_transmit

    0下载:
  2. UART transmission vhdl code, for nexys 3 fpga board
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:2254848
    • 提供者:spiegel
  1. uart_rx

    0下载:
  2. UART FPGA串口发送程序,已经调试通过,可以放心使用,谢谢,(Serial transmission program, has been debugged, can be assured to use, thank you)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:1024
    • 提供者:dylan025
  1. verilog_vga_code

    0下载:
  2. 基于VERILOG语言的VGA显示程序,自己编写,亲自测试(VGA display program based on VERILOG language)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:3526656
    • 提供者:哈哈凸
  1. FPGA_SDRAM

    0下载:
  2. 基于Verilog语言的SDARAM代码(SDARAM code based on Verilog language)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:3487744
    • 提供者:哈哈凸
  1. VERILOG_USB2.0源代码

    0下载:
  2. 基于verilog针对CY68013开发的USB通信程序(USB communication program based on Verilog for CY68013 development)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:196608
    • 提供者:哈哈凸
  1. MPU6050

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  2. FPGA 控制MPU6050陀螺仪传感器,通过串口把数据打印出来(FPGA controls the MPU6050 gyroscope sensor and prints out the data through the serial port)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-30
    • 文件大小:3835904
    • 提供者:moduleandend
  1. DE10-Lite_ControlPanel_v.1.0.2

    0下载:
  2. DE10-Lite_ControlPanel 调试面板(DE10-Lite_ControlPanel test panel)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:6055936
    • 提供者:MARS90002010
  1. DE10-Lite_v.2.0.1_SystemCD

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  2. DE10-Lite_v.2.0.1_SystemCD
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:60013568
    • 提供者:MARS90002010
  1. m60

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  2. 使用verilog实现模六十计数即0-1-2-3-4-5-.......-59-0-1-2的功能。(Use Verilog to realize the function of the mode sixty count, 0-1-2-3-4-5-....-59-0-1-2.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:1024
    • 提供者:guoerpro
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