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  1. ACC_CarryIn_CarryOut

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  2. This module does Accumulate operation used in dsp. Tested on fpga.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:1kb
    • 提供者:serg_86
  1. xujiance

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  2. 设计一个序检测电路,功能是检测出串行输入数据Data中的4位二进制序列1101(自左至右输入),当检测到该序列时,输出Out为1;没有检测到该序列时,输出输出Out为0,要求: (1)用状态机方法设计; (2)用Verilog HDL语言设计,用Modelsim软件做功能仿真。(A sequence detection circuit is designed to detect the 4 bit binary sequence 1101 in the serial input data D
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:1kb
    • 提供者:spysleeper
  1. txrx

    0下载:
  2. FPGA串口通信的简单示例程序,分为TX和RX两个模块(A simple program for FPGA serial communication)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:
    • 文件大小:1kb
    • 提供者:pROGRAPE
  1. ADC0804

    0下载:
  2. 控制ADC0804的verilog 代码,cpld/fpga都可以使用,用数码管显示ADC采集的二进制数据。(Control ADC0804 verilog code, cpld / fpga can be used to display the ADC digital tube with the binary data collected.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:1kb
    • 提供者:w74177
  1. spi

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  2. 通过SPI接口给一段位宽16位长度为8的配置寄存器进行赋值。位宽为16 表示存储的数据信息位数为16,长度为8,则代表的是寄存器的深度为8。 在输入第一位数据时,定义一个计数器count,以判断目前接收了几个数据。当接收到第8位时,后六位为地址,前两位用于判断,10表示读操作,11表示写操作,进入读写操作后仍需计数,以便判断何时读完或写完,当count=24时为读写操作完毕。(Through the SPI interface to a 16 bit length 8 configuratio
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:1kb
    • 提供者:雪宝y
  1. PAL25fps

    0下载:
  2. 标准pal制式显示 768*576,25hz(PAL code Standard pal mode displays 768*576, 25Hz)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-19
    • 文件大小:1kb
    • 提供者:lhzh7
  1. CTE

    0下载:
  2. YUV訊號轉RGB訊號 RGB訊號轉YUV訊號(YUV to RGB and RGB to YUV)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-20
    • 文件大小:1kb
    • 提供者:王俞婷
  1. XY2_100

    2下载:
  2. vhdl写的XY2100协议,该协议用于激光振镜(The XY2100 protocol written by VHDL, which is used for laser vibro mirror)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-28
    • 文件大小:1kb
    • 提供者:for er
  1. 5.44业务配置

    0下载:
  2. 是一种常用的router acl配置,就是一种常用的router acl配置(It's a common router ACL configuration, a common router ACL configuration)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-21
    • 文件大小:1kb
    • 提供者:jiang564564
  1. StopWatch

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  2. 利用Verilog实现数字秒表(基本逻辑设计分频器练习) 设置复位开关。当按下复位开关时,秒表清零并做好计时准备。在任何情况下只要按下复位开关,秒表都要无条件地进行复位操作,即使是在计时过程中也要无条件地进行清零操作。 设置启/停开关。当按下启/停开关后,将启动秒表输出,当再按一下启/停开关时,将终止秒表的输出。 采用结构化设计风格描述,即先设计一个10分频电路,再用此电路构建秒表电路。(Using Verilog to realize digital stopwatch (basic l
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-21
    • 文件大小:1kb
    • 提供者:VoidShooter
  1. 有符号小数乘法器

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  2. 改进的verilog乘法器,改进了此项乘法,更利于在硬件中的使用(introduce this funcation in this code.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-21
    • 文件大小:1kb
    • 提供者:大豆崽
  1. GF乘法器

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  2. 伽罗华域乘法器设计,包含了两个模块,设计较为简单(Galois field multiplier design, contains two modules, the design is relatively simple)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:1kb
    • 提供者:未曾走远
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