资源列表
clock1
- 时钟显示程序，EDA实验，用verilog语言编写(EDA experiment with verilog language)
key_filter
- Verilog实现按键滤波，亲测可用，有需要的可以下载看看(Verilog to achieve key filter)
mux_2to1_4to1_8to1
- design verilog hdl for mux 2to1, mux4to1, mux8to1
uart_control
- UART接口的读写，8bit数据位，无停止位(UART interface read and write, 8bit data bits, no stop bit)
second
- 等精度测试，待测频率超过100就停止产生脉冲(Such as precision testing, more than 100 stopped produce pulse frequency under test)
cic3s32
- 3阶cic滤波器，16位输出，32倍降采样处理(The 3 order CIC filter, 16 bit output, 32 fold down sampling processing)
music
- implement a musis player
4 level
- verilog四级触发链 简化代码 可以运行在FPGA平台上(Verilog 4 level flip-flop)
比较器1
- 实现两个数字的比较大小，包括顶层文件和源文件以及测试文件。(To achieve the size of the two figures.)
div
- 运用verilog语言实现将频率分为二倍的作用。(two divided-frequency)
add_1p
- 用于FPGA的加法器实现程序，采用Verilog语言编写(Adder implementation program for FPGA)
add_2p
- 用于FPGA的加法器实现程序，采用Verilog语言编写，使用了两级流水线方法(Adder implementation program for FPGA)