资源列表
GP_REG_3R1W_64X64
- 64X64 bits SRAM 模型 64 X64 bits SRAM 模型-SRAM Models
hdb3decode
- g.703 hdb3 decode verilog source code
50M-1
- VHDL语言。。如何实现50MHz分频为1Hz，的用意应该是考核你的4M如何分出来，注意看我的注释-VHDL language. . How to achieve 50MHz sub-band is 1Hz, the intention is assessing your 4M how to sub-out, pay attention to my comment
led_display
- 用fpga芯片实现7段数码管静态显示7128-Using the fpga chip realize 7 period of digital tube static display 7128
memory
- The pipeline SPIN VHDL code (memory part)
shifter.rar
- 移位寄存器，可以串行输入，并行输入，串行输出,Shifter register which can
liu_shui
- 流水线设计是高速电路设计中的一个常用设计手段。如果某个设计的处理流程分为若干步骤，而且整个数据处理是“单流向”的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以考虑采用流水线设计方法来提高系统的工作频率。-see up
c_bchange
- 实现数据的串行转并行运算，并连续转换，每转换16个数据后，发出一个使能信号-Serial transfer of data parallel computing, and continuous change, each of 16 data conversion, issue an enable signal
fir
- 11阶的FIR 数字滤波器-11-order FIR digital filter
complex-mul
- complex multiplier in verilog code is uploaded
final
- 频率计设计的各个模块连接的总程序，即把分频器、控制器、计数器、闸门控制、锁存器、显示器都连接起来，测试频率范围为：10Hz～100MHz 第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz。 用六位BCD七段数码管显示读数。-The various modules connected to the total program, frequency
arbiter2
- The logic design of an efficient and fast round robin arbiter in Verilog or any other HDL language relies on the capability to find the next requestor to grant without losing cycles and with minimal logical stages. Using the fastest logic constructs