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  1. vga_rgb

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  2. 基于FPGA的实验。编写程序实现VGA彩条显示。像素800x600,刷新频率75Hz,实现8位色的彩条显示-FPGA-based experiment. Programming to achieve color VGA display. Pixel 800x600, refresh rate 75Hz, to achieve 8-bit color display color
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:637byte
    • 提供者:贺欧
  1. matrikeyscan

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  2. 矩阵键盘在工程中应用很广,而且在一些开发板上也会用到矩阵键盘,用FPGA来实现键盘的借口方便简单,本代码就是扫描接口设计源代码-matiry key scan code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:637byte
    • 提供者:microeric
  1. jiajianfaqi

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  2. 利用VHDL语言设计的两位加减法器,设计采用BLOCK并行设计可以同时进行加法与减法运算-VHDL language design using addition and subtraction of two instruments used, designed using BLOCK parallel design can be done concurrently addition and subtraction
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:637byte
    • 提供者:庞潮
  1. frehp

    0下载:
  2. 基于频率抽样方法实现Ⅰ型FIR数字高通滤波器-Based on the frequency sampling method to achieve type Ⅰ FIR digital high-pass filter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:637byte
    • 提供者:liguohong
  1. airconditioner

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  2. 中央空调的控制,3级控制系统,这个是中间控制的vhdl源代码-Central air-conditioning control, 3 control system, this is the middle of the control of vhdl source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:636byte
    • 提供者:周星
  1. CNT4

    0下载:
  2. 4位二进制加法计数器的两种不同VHDL的描述,与比较。-4-bit binary addition of two different counter VHDL descr iption, and more.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:636byte
    • 提供者:伍少良
  1. ent_mux

    0下载:
  2. ethernetmux for 34.5 mbps agregate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:636byte
    • 提供者:payam
  1. Cuantificador

    0下载:
  2. Cuantificador con 3 bits (Niveles graduables)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:636byte
    • 提供者:tolima
  1. adder4

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  2. adder 4 bit use component architecture in VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:636byte
    • 提供者:pham
  1. autosell

    0下载:
  2. 自动售货机程序,以Verilog三段式描述方法描述有限状态机FSM,编译及输出正常-Vending machine program, describe the method described in Verilog three-finite state machine FSM, compile and output normal
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:636byte
    • 提供者:Tom xue
  1. digi_clk

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  2. Digital watch in VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:636byte
    • 提供者:victor
  1. ASK_modulation_code

    0下载:
  2. ASK调制VHDL程序,好用,已测试通过-ASK modulation VHDL program, easy to use, has been tested
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:636byte
    • 提供者:于工
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