资源列表
VGA_GAME
- 基于FPGA，VGA,PS2的贪吃蛇游戏verilog源码，内附说明-Based on FPGA, VGA, PS2 Snake game Verilog source code, containing a descr iption
SAR-ADC
- Complete Successive approximation Analog to digital converter along with the source code
CHANNEL_ESTIMATION_PROJECT
- 基于 quartus 2 的 lte 信道估计verilog hdl代码 只有功能仿真 时序仿真自己加sdc文件并且调整testbench的clk才能做出来-Estimated Verilog HDL code based Quartus lte channel only functional simulation timing simulation plus sdc file and adjust the testbench clk to do it
SDK_lwip_echo_server
- Xilinx spartan-3e开发板，EDK的配置，及SDK的一个TCP echo server的实例。运用LWIP（Light Weight IP）轻型IP协议。-Xilinx Spartan-3e development board the EDK' s configuration, and the SDK a TCP echo server instance. The use of the the light IP protocol of LWIP (Light Weight I
clock
- 用 Verilog HDL 设计一个多功能数字钟，包含以下主要功能： 1） 计时，时间以 24 小时制显示； 2） 校时； 3） 闹钟：设定闹钟时间，可利用 LED 闪烁作为闹钟提示； 4） 跑表：启动、停止； 5） 其他。-Using Verilog HDL design a multi-functional digital clock contains the following main functions: 1) time, the time is displayed
nios.ii
- NIOSII开发例程源码包括spi，dma，PIO等-NIOSII development routine source code, including SPI, DMA, PIO, etc.
verilog-pll
- 用verilog写的倍频电路 文件中介绍DP-The multiplier circuit file by verilog introduced DPLL
Async-FIFO-VHDL
- 异步FIFO VHDL代码实现，包括：async_fifo_show_ahead.vhd， async_fifo_show_ahead_rd_task_logic.vhd，async_fifo_show_ahead_wr_task_logic.vhd， sync_r2w.vhd，sync_ram_std_dc.vhd，sync_w2r.vhd-The asynchronous FIFO VHDL code implementation, including: async_fi
RAW2RGB
- 图像由RAW向RGB格式转换的verilog源代码实现-Images from the RAW format to RGB conversion Verilog source code implementation
src
- AXI Slave codes in verilog. Downloded from www.opencores.org free download
16QAM
- 利用VERILOG语言编写的利用查找表进行16QAM调制源代码-Using a Lookup Table the 16QAM modulation source code using Verilog language
HDB3_
- 利用verilog语言编写的HDB3编码器。-HDB3 encoder using Verilog language.