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  1. conta_60

    0下载:
  2. vhdl count 60, kinda simple but i used it for a clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:552
    • 提供者:laneurona
  1. jyfp

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  2. 将输入1kHZ的信号分频为50HZ的分频-1kHZ the input signal frequency is 50HZ crossover device
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:552
    • 提供者:jiangshaom
  1. Decoder-3x8

    0下载:
  2. Decoder 3x8 Verilog code... This is for Xilinx Spartan 3E board
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:552
    • 提供者:foechuckled
  1. 8-way-control-lantern

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  2. 8路移存型彩灯题目要求两种花型,本次实验分别实现这两种花型,它的设计主要采用74194接成扭环形结构的移位寄存器来实现,整个电路主要由编码发生器、控制电路、脉冲发生器构成可以实现控制8个以上的彩灯,并且可以组成多种花型。 -8 subject lantern-type shift registers require two flower type, respectively, the experimental realization of the two flower types, it i
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:551
    • 提供者:周游
  1. leftrotate

    0下载:
  2. VHDL code of left rotate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:551
    • 提供者:hzhou
  1. VGA

    0下载:
  2. VGA时序verilog hdl,实现显示器vga接口的控制,-VGA timing verilog hdl, vga interface to achieve the display control
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:551
    • 提供者:fangzhendong
  1. Program

    0下载:
  2. 用VHDL状态机设计一个8位序列信号检测器。-Design a state machine in VHDL 8-bit serial signal detector.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:551
    • 提供者:釉雪Dreamer
  1. edmxk1b

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  2. 产生脉宽和脉停,根据不同档位可以选择不同的脉宽和脉停。占用资源少。已经实际使用-To generate pulse width and pulse stopped, according to the different stalls can choose a different pulse width and pulse stop. Occupy less resources. Have been the actual use of
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:551
    • 提供者:恬恬
  1. js

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  2. 绞车传感器的计数程序代码 计算四倍频的程序 -Winch sensor count code to calculate the fourth harmonic of the program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:551
    • 提供者:cherry
  1. counters

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  2. 用VHDL编写的最大值为255的计数器,供初学者参考-A 255 counter of VHDL,for Beginners Reference
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:551
    • 提供者:叶宗英
  1. servo

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  2. Verilog编写的辉盛9g舵机控制程序,clk:25MHz,输入角度(0~180),输出PWM,直接连到舵机引脚上即可使用-Verilog prepared Fraser 9g servo control procedures, clk: 25MHz, input angle (0 to 180), the output PWM, directly connected to the steering pin can be used
  3. 所属分类:VHDL编程

    • 发布日期:2014-03-13
    • 文件大小:551
    • 提供者:张立嘉
  1. MFSK.vhd

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  2. 多进制数字频率合成系统VHDL程序,包含2进制、16进制。-Multi-band digital frequency modulation (MFSK) system VHDL program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:551
    • 提供者:张朝阳
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