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  1. atm_crc

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  2. VHDL function for calculate ATM CRC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:545
    • 提供者:jools
  1. gencontrol

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  2. 高速任意波形产生器控制模块 控制NCO,FIFO,并串转换-hign-speed wfgenerator control
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:545
    • 提供者:ted yang
  1. ask

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  2. 用VHDL语言实现ask调试,用VHDL语言实现ask调试-This program can do ask using VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:545
    • 提供者:董永鑫
  1. calendar

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  2. 一个简单的日历子系统,有闰月检查,非常简单-A simple calendar subsystem
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:545
    • 提供者:绿竹小子
  1. StepperMotorports

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  2. 基于FPGA环境下步进电机控制模块程序实现-FPGA-based stepper motor control module Environment Program Realization
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:544
    • 提供者:zheshu
  1. YUZHI

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  2. 出租车计费器,能实现车费、车程显示,单价、起步价设置。-Taxi meter, can achieve fares, car shows, unit prices starting to set.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:544
    • 提供者:卢伟滔
  1. qudou

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  2. 电子密码锁的去抖程序 主要是为了防止键盘在输入时的抖动出现多次输入的问题-Electronic code lock to the shaking procedure is mainly to prevent keyboard input jitter at the input of the problem appears more than once
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:544
    • 提供者:liw
  1. vhdl

    0下载:
  2. VHDL实验 序列检测器的设计与实现-Design and Implementation of VHDL experimental sequence detector
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:544
    • 提供者:天行者
  1. frequency-divider

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  2. 基于Quartus2和Modlesim环境下编译顺利通过的分频器源程序代码-Source code compiled Quartus2, and Modlesim environment passed the divider
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:544
    • 提供者:曾红雨
  1. m_serial

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  2. m序列产生。3个300阶m序列级联,产生近似随机的数数。输出包括串行输出的随机时钟和并行输出的32位的随机数。-m sequence generation. 3 300 m-order sequence cascade, resulting in an approximate number of random numbers. Output 32 of the random numbers and the parallel clock output comprises serial output
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:543
    • 提供者:汪海兵
  1. mux

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  2. 二选一数据选择器,可以实现在两个数据中选择一个数据的功能。-Choose one data selector can a data in two data functions.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:543
    • 提供者:ellen
  1. behavioral-hmwk5

    0下载:
  2. Design a synchronous circuit which monitors a 3-bit code as the input. If the code has a constant value in four consecutive clock cycles, a flag is activated.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:543
    • 提供者:mafa87
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