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  1. traffic_lights

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  2.  交通灯控制器控制红(r)、绿(g)、黄(y)三种不同颜色的交通灯,这三种不同颜色灯的亮、灭分别由三个定时器(timer1、timer2、timer3)控制;  当某个定时器工作时,它所控制的交通灯亮,直到设定的定时时间到(该定时器状态由’0’变’1’),交通灯跳转到另一种状态;  clk是脉冲控制端(图中未标出);reset是异步复位端,复位状态为红色交通灯亮;  输出端r、g、y分别表示三种颜色交通灯的亮、灭状态。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:662byte
    • 提供者:吴胜兵
  1. divby3.v

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  2. This Divider by 3.-This is Divider by 3.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:662byte
    • 提供者:Gourav Agarwal
  1. lcd-display

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  2. 七位段码显示模块,采用自顶向下的编程模式,共三个开发程序-Seven segment display module, using top-down programming model, a total of three development programs
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:663byte
    • 提供者:张窍窍
  1. vote7

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  2. 实现七个人投票,超过四个人投票通过,否则不通过-Achieve seven votes, more than four people voted, or not through
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:663byte
    • 提供者:
  1. DEM_NP4BIT

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  2. 4-bit binary count up
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:663byte
    • 提供者:minhthe
  1. traffic

    0下载:
  2. 实现4种状态的交通灯控制,延时,以及各种可以实现的功能 -To achieve the state of the four kinds of traffic light control
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:663byte
    • 提供者:jam
  1. sw_leds

    0下载:
  2. 精简指令cpu设计,外扩电路设计,led开发板驱动-wb_sw_leds,opencore,risc cpu design。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-29
    • 文件大小:663byte
    • 提供者:浮萍
  1. adder

    0下载:
  2. Adder vhdl code 8bit from a project i did last week
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:663byte
    • 提供者:kazax
  1. testbench模版

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  2. testbench测试模版
  3. 所属分类:VHDL编程

    • 发布日期:2010-11-04
    • 文件大小:664byte
    • 提供者:lmyapple
  1. 33_COMP

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  2. vhdl做的实数比较器,比较简单,但是实用-The real number vhdl comparator, is relatively simple, but practical
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:664byte
    • 提供者:高原
  1. DDS

    0下载:
  2. 基于fpga技术,采用DDS原理产生3MHZ的正弦波。 -Produced with the DDS sine wave 3MHZ.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:664byte
    • 提供者:王伟
  1. Counter24VHDL

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  2. 用VHDL语言实现24进制计数,具有清零、控制使能作用。-VHDL language with the binary count of 24, with clear control in enabled.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:664byte
    • 提供者:Successan
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